• 요약 본 발명의 일 실시예는, 기판, 상기 기판 상의 반도체층, 상기 반도체층 상에 위치하며, 상기 반도체층의 양측에 각각 접하는 소스전극과 드레인전극, 상기 반도체층 상에서 상기 소스전극과 상기 드레인전극 사이에 위치하는 보조전극, 상기 소스전극, 상기 드레인전극 및 상기 보조전극을 덮는 절연층 및 상기 절연층 상에 위치하는 게이트 전극을 포함하는 박막 트랜지스터를 개시한다.
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  • R&D 프로젝트 연구재료개발확산지원사업
  • 심판 위험 분석 심판 이력 없음
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  • 전략기술 분류 반도체·디스플레이
    A1

  • 특허 강도 지표
    6
    청구항
    3
    인용
    2
    패밀리

  • 출원번호 10-2025-0116584 KIPRIS
  • 출원일 2025-08-21
  • 공개번호 10-2025-0133248
  • 공개일 2025-09-05
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  • IPC 코드 H10D 30/67; H10D 30/01

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