요약실시예에 따른 시스톨릭 어레이 기반 인공 신경망 처리 가속기는, 연산기 어레이, 연산기 어레이의 입출력 데이터를 저장하는 내부 메모리, 동작 사이클마다 내부 메모리로부터 입력 텐서 및 가중치 데이터를 연산기 어레이에 전달하고, 연산 어레이로부터 출력 텐서를 내부 메모리에 저장하도록 제어하는 데이터 흐름 제어부를 포함하되, 내부 메모리는, 연산기 어레이의 N개의 행에 각각 대응되는 N개의 메모리 뱅크들을 포함하고, 연산기 어레이의 N개의 행들과 N개의 메모리 뱅크들 간의 입출력 연결하는 재배열 인터페이스를 더 포함할 수 있다.
