
- 기술 세부내용 차동 저잡음 증폭기 개발 - 둘 이상의 트랜지스터(T1, T2)로 구성된 차동 증폭부, 차동 증폭부의 입력단에 배치된 입력 발룬(balun) 및 차동 증폭부의 출력단에 배치된 출력 발룬을 포함 - 입력 신호는 입력 발룬을 통해 입력되어 T1, T2의 게이트(gate)로 입력 - 입력 발룬은 신호와 불평형 신호 사이를 변환하는 입력 매칭 네트워크를 구성하고, 상호 커플링된 1차측 코일(L1)과 2차측 코일(L2)을 포함 - 입력 발룬의 2차측 코일과 접속된 트랜지스터의 게이트와 트랜지스터의 소스 사이에 필연적으로 기생 커패시턴스가 형성
- 첨부 파일
- 지재권 구분 특허
- 전략기술 분류 고성능, 저전력 인공지능 반도체
- 특허 출원번호 10-2021-0145900 KIPRIS
- IPC 코드 H03F1/56
- 특허 출원일
- 특허 등록번호 10-2622685
- TRL 단계 3단계(실험실 규모의 기본성능 검증)
- 연구실 홈페이지 https://sites.google.com/view/scdlab/home
- 기술 담당자 정보
- 충남대학교
- 박완우
- 팀원
- qwerty1217@cnu.ac.kr
- 042-821-8724

































































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